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- 发布日期：2023-12-26 14:44 点击次数：123
SDRAM模块① — 单字读写
笔者与SDRAM有段不短的孽缘，它作为冤魂日夜不断纠缠笔者。笔者尝试过许多方法将其退散，不过屡试屡败的笔者，最终心情像橘子一样橙。
图18.1 数据读取（理想时序左，物理时序右）。
首先，让我们来了解一下，什么才是数据读取的最佳状态？如图18.1所示，红色箭头是上升沿，绿色箭头是锁存沿。左图是理想时序读取数据的最佳状态，即T0发送数据，T1锁存数据。右图则是物理时序读取数据的最佳状态，即T0发送数据，然后数据经由 TDATA延迟，然后T1锁存数据。理想状态下，读取数据不用考虑任何物理因数，凡是过去值都会读取成功。
图18.2 读取数据（物理时序）。
然而物理状态下，读取数据则必须考虑物理因数，但是物理时序也有所谓的理想状态，即数据被TDATA推挤，然后恰好停留在锁存沿的正中间。该状态之所以称为理想，那是因为建立时间TSETUP与保持时间THOLD都被满足。
如图18.2所示，TSETUP从数据中间向左边覆盖，THOLD从数据中间向右边覆盖，如果两者不完全覆盖数据，那么数据的有效性就能得到保证。简言之，数据是否读取成功，建立时间还有保持时间都必须得到满足。但是我们也知道，Verilog不能描述理想以外的东西，即Verilog无力描述TDATA。话虽如此，我们可以改变时钟位移来达到同样的效果。
图18.3 CLOCK1位移 -180°（左图），没有位移（中图），CLOCK2 位移 +180°（右图），以及修正结果。
常见的理想时序，最多适用在FPGA的内部而已。当描述功活动涉及FPGA的外部，那么理想时序必须考虑对外的情况。如图18.3所示，中间的理想时序图可以经由 CLOCK1 位移 -180°，又或者 CLOCK2 位移 +180° 来得到同样的效果。虽说180° 的位移是理想效果，但是我们还要考虑物理路径所带来的影响。根据Alinix 301这只开发板，我们必须追加 -30° 位移才能达到修正的效果。（注意：追加-30° 的修正时序仅仅为适用Alinix 301这只板子而已）。理解完毕以后，我们便可进入正题。
驱动SDRAM而言，简单可以分为以下四项操作：
（一）初始化
（二）刷新操作
（三）读操作
（四）写操作
初始化令SDRAM就绪，刷新操作就是不失掉内容（数据），读操作就是从SDRAM哪里读取数据，写操作就是向SDRAM写数据。其中，读写操作又有单字读写，多字读写还有页读写。
首先，让我们来分析一下Alinx 开发板上HY57V2562GTR 这只SDRAM。根据手册，这只SDRAM有256Mb的容量，4个BANK（即一个BANK为64Mb)，频率极限为200Mhz，数据保留周期为 8192 / 64ms。至于引脚定义如表18.1所示：
表18.1 SDRAM的引脚定义
分类 标示 信号 说明 时钟信号 CLK S_CLK 时钟源 地址信号 BA0~1 S_BA[1:0] BANK地址 A0~A12 S_A[12:0] 读写地址，行列共用，A0~A12为行地址，CA0~CA8为列地址 命令信号 CKE S_CKE， 时钟选，拉高有效 CS S_NCS， 片选，拉低有效 RAS S_NRAS， 命令选，拉低有效 CAS S_NCAS， 命令选，拉低有效 WE S_NWE 命令选，拉低有效 数据信号 DQ0~DQ15 S_DQ[15:0] 读写数据的IO LDQM，UDQM S_DQM[1:0] 遮盖数据，一般拉低无视如表18.1所示，CLK为SDRAM的时钟源。CKE，CS，RAS，CAS还有WE皆为命令信号，五者相互组合形成以下几个常用命令，结果如表18.2所示：
表18.2 常用命令。
命令 CKE CS RAS CAS WE 说明 NOP 1 0 1 1 1 空命令 ACT 1 0 0 1 1 激活命令，选择Bank地址与行地址 WR 1 0 1 0 0 写命令，开始写数据 RD 1 0 1 0 1 读命令，开始读数据 BSTP 1 0 1 1 0 停止命令，停止读写 PR 1 0 0 1 0 预充命令， EEPROM带电可擦可编程存储器芯片大全释放选择 AR 1 0 0 0 1 刷新命令， 电子元器件PDF资料大全刷新内容 LMR 1 0 0 0 0 设置命令，芯片交易网IC交易网设置SDRAMl NOP为No Operation， ATMEGA系列ATMEL芯片COM即空命令， CMOS图像传感器集成电路芯片除了给空时间以外没有任何意义。
l ACT为Active，即激活命令，用来选择某Bank某行。
l WR为Write，即写命令，通知设备开始写数据。
l RD为Read，即读命令，通知设备开始读数据。
l BSTP为Burst Stop，即停止命令，禁止设备继续读写。
l PR为 Precharge，即预充命令，用来释放某Bank与某行的选择。
l AR为Auto Refresh，即刷新命令，用来刷新或者更新数据内容。
l LMR为Load Mode Register，即设置命令，用来配置设备参数。
Verilog则可以这样描述这些命令，结果如代码18.1所示：
parameter _INIT = 5'b01111， _NOP = 5'b10111， _ACT = 5'b10011， _RD = 5'b10101， _WR = 5'b10100，
_BSTP = 5'b10110， _PR = 5'b10010， _AR = 5'b10001， _LMR = 5'b10000;
代码18.1
DQ0~DQ15为数据信号。BA0~1与A0~A12皆为地址信号，其中A0~A12行列共用，，然而地址信号可以指向的范围，如下计算：
2（2 Bank ＋ 13 Row ＋ 9 Column）× 16 bit = 224× 16 bit
= 1.6777216e7 × 16 bit // 16M × 16 bit
= 2.68435456e8 bit
= 262144 kbit
= 256 Mbits
初始化：
初始化除了就绪SDRAM以外，我们还要设置SDRAM内部的 Mode Register，设置内容内容如表18.3所示：
表18.3 Mode Register的内容。
Mode Register A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 OP Code 0 0 CAS Latency BT Burst Length A3 Burst Type 0 Sequential 1 Interleave Burst Length A2 A1 A0 A3 = 0 A3 = 1 0 0 0 1 1 0 0 1 2 2 0 1 0 4 4 0 1 1 8 8 1 1 1 Full Page Reserved A9 Write Mode 0 Burst Read and Burst Write 1 Burst Read and Single Write A6 A5 A4 CAS Latency 0 1 0 2 0 1 1 3如表18.3所示，设置内容必须经由地址信号A12~A0。其中A2~A0表示字读写的长度，实验十八为单字读写，所以A2~A0设置为3’b000。A3表示读写次序，1’b0表示顺序读写。A6~A4表示 CAS 延迟（也可以视为读出延迟），设为 3’b011是为读出更稳定。A9表示读写模式，一般都是设置为1’b0。
图18.4 初始化的理想时序图。
图18.4是初始化的理想时序图，电子元器件PDF资料大全其中CLOCK1为 -210°的系统时钟，CLOCK2为SDRAM的时钟。rCMD为CKE，CS，RAS，CAS还有WE等命令。rA为A0~A12，rBA为BA0~BA1等地址信号。初始化过程如下所示：
l T0，满足100us；
l T1，发送PR命令，拉高所有rA与rBA。
l T1半周期，SDRAM读取。
l T2，满足TRP；
l T3，发送AR命令。
l T3半周期，SDRAM读取。
l T4，满足TRRC，
l T5，发送AR命令。
l T5半周期，SDRAM读取。
l T6，满足TRRC，
l T7，发送LMR命令与相关Code（设置内容）。
l T7半周期，SDRAM读取。
l T8，满足TMRD。
怎么样？读者是不是觉得很单纯呢？事后，Verilog则可以这样描述，结果如代码18.2所示：
1. case( i )
2.
3. 0: // delay 100us
4. if( C1 == T100US -1 ) begin C15. else begin C16.7. 1: // Send Precharge Command8. begin rCMD9.10. 2: // wait TRP 20ns11. if( C1 == TRP -1 ) begin C112. else begin rCMD13.14. 3: // Send Auto Refresh Command15. begin rCMD16.17. 4: // wait TRRC 63ns18. if( C1 == TRRC -1 ) begin C119. else begin rCMD20.21. 5: // Send Auto Refresh Command22. begin rCMD23.24. 6: // wait TRRC 63ns25. if( C1 == TRRC -1 ) begin C126. else begin rCMD27.28. 7: // Send LMR Cmd. Burst Read & Write， 3'b011 mean CAS latecy = 3， Sequential， 1 burst length29. begin rCMD30.31. 8: // Send 2 nop CLK for tMRD32. if( C1 == TMRD -1 ) begin C133. else begin rCMD34.35. 9: // Generate done signal36. begin isDone37.38. 10:39. begin isDone40.41. endcase
代码18.2
代码18.2完全按照图18.4去驱动，读者只要将i看为T就万事大吉，其中步骤7发送LMR命令还有设置Code内容。至于步骤8~9则用来产生完成信号。
刷新操作：
图18.5 刷新操作的理想时序图。
所谓定期刷新就是被宫掉的初始化，如图18.5所示，时序过程如下：
l T0，发送PR命令（拉高所有rA与rBA视喜好而定）；
l T0半周期，SDRAM读取。
l T1，满足TRP；
l T2，发送AR命令。
l T2半周期，SDRAM读取。
l T3，满足TRRC，
l T4，发送AR命令。
l T4半周期，SDRAM读取。
l T5，满足TRRC，
Verilog 则可以这样表示，结果如表18.3所示：
1. case( i )2.3. 0: // Send Precharge Command4. begin rCMD5.6. 1: // wait TRP 20ns7. if( C1 == TRP -1 ) begin C18. else begin rCMD9.10. 2: // Send Auto Refresh Command11. begin rCMD12.13. 3: // wait TRRC 63ns14. if( C1 == TRRC -1 ) begin C115. else begin rCMD16.17. 4: // Send Auto Refresh Command18. begin rCMD19.20. 5: // wait TRRC 63ns21. if( C1 == TRRC -1 ) begin C122. else begin rCMD23.24. 6: // Generate done signal25. begin isDone26.27. 7:28. begin isDone29.30. endcase
代码18.3
除了步骤6~7用来产生完成信号以外，代码18.3都是据图18.5描述。SDRAM储存的内容是非常脆弱的，如果我们不定期刷新内容，该内容有可能会蒸发掉。根据 HY57V2562GTR这只 SDRAM，它的内容储存周期为 8192 / 64ms，然而定期刷新的计算如下：
64ms / 8192 = 7.8125us
换言之，每隔7.8125微妙就要刷新一次所有内容。
写操作：
图18.6 写操作的理想时序图。
图18.6是写操作的理想时序图，过程如下：
l T1，发送ACT命令，BANK地址与行地址；
l T1半周期，SDRAM读取；
l T2，满足TRCD；
l T3，发送WR命令，BANK地址与列地址，还有写数据；
l T3半周期，SDRAM读取
l T4，满足TWR；
l T5，满足TRP。
正如前面说过，ACT命令式用来选择BANK地址与行地址，然而关键就在T3。T3除了发送WR命令，列地址，还有些数据以外，A10拉高是为了执行预充电。所谓预充电就是释放BANK地址，行地址与列地址等的选择。因此，满足TWR以后，我们还要满足TRP的释放时间，好让SDRAM有足够的时间自行释放选择。
Verilog则可以这样描述，结果如代码18.4所示：
1. case( i )2.3. 0: // Set IO to output State4. begin isOut5.6. 1: // Send Active Command with Bank and Row address7. begin rCMD8.9. 2: // wait TRCD 20ns10. if( C1 == TRCD -1 ) begin C111. else begin rCMD12.13. 3: // Send Write cmd with row address， pull up A10 1 clk to PR14. begin rCMD15.16. 4: // wait TWR 2 clock17. if( C1 == TWR -1 ) begin C118. else begin rCMD19.20. 5: // wait TRP 20ns21. if( C1 == TRP -1 ) begin C122. else begin rCMD23.24. 6: // Generate done signal25. begin isDone26.27. 7:28. begin isDone29.30. endcase
代码18.4
根据前面的计算，BA1~BA0再加上 RA12~A0与 CA8~A0以后，一共有24位宽，详细的位分配如表18.4所示：
表18.4 Addr的位分配。
位分配 地址内容 Addr[23:22] BANK地址 Addr[21：9] 行地址 Addr[8:0] 列地址如代码18.4所示，步骤用来设置IO口为输出。步骤1为rA赋值行地址，步骤3则为rA赋值列地址，并且拉高A10以示自行预充电。步骤6~7用来产生完成信号。
读操作：
图18.7 读操作的理想时序。
图18.7为读操作的理想时序，大致过程如下：
l T1，发送ACT命令，BANK地址与行地址；
l T1半周期，SDRAM读取；
l T2，满足TRCD；
l T3，发送RD命令，BANK地址与列地址；
l T3半周期，SDRAM读取命令。
l T4，满足 CAS Latency。
l T5，读取数据。
l T6，满足TRP。
读操作与写操作的过程大同小异，除了WR命令变成RD命令以外，A10为1同样表示自行预充电，余下就是满足CAS Latency。好奇的同学一定会觉得疑惑，为何CL 为3呢？其实没什么，只是直感上觉得3这个数字比较顺眼一点。注意CL的计算方式是读取RD命令以后开始计算。
Verilog可以这样描述，结果如代码18.5所示：
1. case( i )2.3. 0:4. begin isOut5.6. 1: // Send Active command with Bank and Row address7. begin rCMD8.9. 2: // wait TRCD 20ns10. if( C1 == TRCD -1 ) begin C111. else begin rCMD12.13. 3: // Send Read command and column address， pull up A10 to PR.14. begin rCMD15.16. 4: // wait CL 3 clock17. if( C1 == CL -1 ) begin C118. else begin rCMD19.20. 5: // Read Data21. begin D122.23. 6: // wait TRP 20ns24. if( C1 == TRP -1 ) begin C125. else begin rCMD26.27. 7: // Generate done signal28. begin isDone29.30. 8:31. begin isDone32.33. endcase
代码18.5
代码18.5完全根据图18.7描述，除了步骤7~8用于产生完成信号以外。SDRAM的基本操作大致上就是这样而已，完后我们便可以开始建模了。
图18.8 SDRAM基础模块的建模图。
图18.8是SDRAM基础模块的建模图，SDRAM基础模块的内容包括SDRAM控制模块，还有SDRAM功能模块。外围的PLL模块应用频率为133Mhz向左位移210°的CLOCK1，还有133Mhz的CLOCK2。CLOCK1用作系统时钟，CLOCK用作SDRAM时钟。如果PLL模块硬要分类的话，它应该属于特殊性质的即时类吧！？
SDRAM控制模块主要负责一些操作的调度，左边2位Call/Done由外部调用，其中 [1]为写操作 [0]为读操作；右边4位Call/Done为调用SDRAM功能模块，其中 [3]为写操作 [2]为读操作 [1]为刷新 [0]为初始化。SDRAM功能模块的右边是驱动SDRAM硬件资源的顶层信号，左边的问答信号被控制模块调用以外，地址信号还有数据信号都直接连接外部。
审核编辑：刘清
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