Fpga Verilog SDRAM模块—单字读写案例
2023-12-26SDRAM模块① — 单字读写 笔者与SDRAM有段不短的孽缘,它作为冤魂日夜不断纠缠笔者。笔者尝试过许多方法将其退散,不过屡试屡败的笔者,最终心情像橘子一样橙。 图18.1 数据读取(理想时序左,物理时序右)。 首先,让我们来了解一下,什么才是数据读取的最佳状态?如图18.1所示,红色箭头是上升沿,绿色箭头是锁存沿。左图是理想时序读取数据的最佳状态,即T0发送数据,T1锁存数据。右图则是物理时序读取数据的最佳状态,即T0发送数据,然后数据经由 TDATA延迟,然后T1锁存数据。理想状态下,读