仿真第1个子模块   在开始设计前，根据设计划分好各功能模块（为了叙述方便，这里以对“FPGA数字信号处理（十三）锁相环位同步技术的实现”中设计的系统仿真为例）。编写好第一个子模块（本例中为双相时钟生成模块），在Vivado中添加仿真sim文件，编写testbench： `timescale 1ns / 1ps//-----------------------------------------------------// 双相时钟信号生成模块测试//---------------------